**Chiplet芯粒，说白了就是把一块造不动的大芯片“化整为零”——先做成几颗各司其职的小芯片，再用先进封装技术像拼乐高一样拼回一整块，性能看齐大芯片，成本和良率却友好得多。** 为什么现在值得了解它？因为AI大模型把全世界的算力需求推向疯狂，“把芯片越造越大”的老路已经撞上物理墙和成本墙，Chiplet成了全球芯片巨头共同的出路，也是国产芯片绕道突围的关键路径。看懂这个词，你就看懂了未来十年芯片行业的主剧本。 --- ## 目录 1. Chiplet芯粒是什么？ 2. 为什么最近这么火？ 3. 一张图看懂 4. 和我有什么关系？ 5. 一分钟总结 6. 延伸阅读 7. 参考来源 --- ## 一、Chiplet芯粒是什么？ ### 1. 先看老办法：一整块“大楼” 要理解Chiplet，得先知道它反对的是什么。传统芯片是**单片集成**（Monolithic，意思是“一整块”）——工程师把CPU、GPU、内存控制器、输入输出接口等所有电路，全部刻在同一块硅片上，一气呵成。 这就像接了个项目，把商场、酒店、电影院、写字楼全部塞进一栋楼，一次性盖完。楼越大，方案越气派，但问题也越大： - **良率灾难**：芯片出厂前要筛查瑕疵。块头越大，碰上瑕疵的概率越高——就像摊煎饼，饼摊得越大，破一个洞整张就废。同样一条产线，小芯片良率能做到80%，面积翻几倍的大芯片良率可能惨到30%以下，剩下的全是成本。 - **物理天花板**：光刻机一次曝光能覆盖的最大面积是有限的（行业叫“光罩极限”，大约858平方毫米，差不多指甲盖大小）。芯片长到这个尺寸，再想大就刻不下了——而AI芯片偏偏就想要比这大得多的算力。 - **一刀切浪费**：计算核心需要最先进的制程（比如5纳米、3纳米，数字越小晶体管越密越先进），但输入输出接口这类“体力活”电路，用成熟便宜的旧工艺做完全够。全塞在一块上，等于全楼统一用奢侈品装修，钱包遭不住。 ### 2. 新办法：拆开来拼 Chiplet的思路正好相反：**既然大楼不好盖，那就改用预制件拼装。** 把原本一大块芯片的功能，拆成几颗甚至十几颗小芯片——每一颗就叫一个**芯粒（Chiplet）**： - 算力核心做成一颗芯粒，用最先进的制程； - 内存接口做成一颗芯粒，用成熟制程省钱； - 输入输出做成一颗芯粒，谁家的模块好用买谁的。 然后用**先进封装**（指在芯片“外包装”环节下功夫的高精尖技术，比如2.5D封装是把芯粒肩并肩紧挨着放，3D封装是直接叠罗汉往上摞）把它们拼在同一块底板上，再用超高速线路连起来。对外看起来，它就是一颗完整的大芯片。 再打个比方：老办法像满汉全席必须一个厨子从头做到尾，中间任何一道菜砸了，整桌全废；Chiplet像中央厨房分工——凉菜组、热菜组、面点组各做各的，哪道菜做砸了只倒掉那一盘，而且哪个组便宜又好就请哪个组。 ### 3. 它解决什么问题？ 一句话总结Chiplet的四笔账： - **良率账**：废一颗小芯粒，扔一颗小芯粒，不用整块报废； - **成本账**：小芯片面积小，一片晶圆能切出更多合格品，摊薄成本； - **灵活账**：下一代产品可以复用大部分芯粒，只升级算力那颗，像换乐高零件，不用推倒重来； - **混搭账**：先进制程干精密活、成熟制程干粗活，各得其所。 当然，天下没有免费的午餐。芯粒拼起来的代价是：**芯粒之间要用超高速线路互连**，带宽、延迟、功耗都有极高要求，这就引出了后面要讲的UCIe标准——它是Chiplet世界的“通用插头规范”。 --- ## 二、为什么最近这么火？ Chiplet不是2026年才冒出来的新词，但它在这两年从“技术圈暗语”变成了科技新闻常客，背后有四股力量同时点火。 ### 1. AI算力饥渴，单芯片顶不住了 训练大模型需要成千上万颗AI加速芯片，各家对“单颗芯片算力”的胃口越来越大，早顶穿了光罩极限。业界的解法高度一致——拆了拼： - **AMD**是Chiplet的布道者，2019年服务器处理器就开始用芯粒设计；2023年底发布的Instinct MI300系列AI加速器，把十几个芯粒（计算粒、缓存粒、接口粒）封装在一起，靠3D堆叠挤出一颗芯片的算力。 - **英伟达**最新的Blackwell架构GPU，干脆用两颗大芯片粒拼成一颗，性能翻倍而良率可控。 - **苹果**早在2022年就用UltraFusion技术把两颗M1 Max拼成一颗M1 Ultra，证明消费级产品也能玩“合体”。 台积电为这类产品提供的高端封装产能（行业叫CoWoS，一种2.5D封装技术）一度严重供不应求，“CoWoS产能”成了这两年半导体新闻的高频词——封装环节从配角熬成了主角。 ### 2. 摩尔定律放缓，制程越来越贵 制程从7纳米走到3纳米、2纳米，每一代的研发和建厂费用都是天文数字，一颗最先进制程大芯片的设计费动辄上亿美元。**芯片越造越小越来越不划算，那就换个维度：造得小不如拼得好。**Chiplet让厂商能“用小制程的成本，拼出大算力”，还让买来的IP（现成电路模块）可以当乐高块反复复用，摊薄设计成本。 ### 3. 国产芯片的绕道突围 这是国内新闻里Chiplet最热的背景。先进光刻设备受限，单芯片制程短期内难以追上国际最先进水平，而Chiplet提供了一条“**成熟制程 + 先进封装 = 逼近先进制程性能**”的曲线路线。国内动作不少：中国计算机互连技术联盟牵头制定了国产“小芯片”接口标准；长电科技、通富微电等封装大厂密集布局2.5D/3D封装产线。对国产芯片而言，Chiplet不是选择题，而是必答题。 ### 4. 标准统一，生态打通 以前各家芯粒接口都是私有协议，只能自家的芯粒配自家的芯粒。2022年3月，英特尔联合AMD、Arm、台积电、三星、微软、谷歌、Meta等一大批巨头，成立UCIe产业联盟，推出**通用芯粒互连标准**（UCIe，Universal Chiplet Interconnect Express，可以理解为芯粒世界的USB接口规范），此后又持续迭代新版本，把3D堆叠等新形态纳入标准。接口一旦统一，A公司的计算芯粒理论上就能和B公司的接口芯粒拼在同一块板子上——Chiplet从“大厂内部技术”升级为“全行业分工生态”。 --- ## 三、一张图看懂 ```mermaid flowchart TD A[要造一颗AI大芯片] --> B{选哪条路线} B --> C[传统单片路线] B --> D[Chiplet芯粒路线] C --> C1[所有电路刻在同一块硅片] C1 --> C2[面积撞上光罩天花板] C2 --> C3[一处瑕疵整颗报废] C3 --> C4[良率低成本天价] D --> D1[拆成多个小芯粒] D1 --> D2[算力粒用先进制程] D1 --> D3[接口粒用成熟制程] D2 --> D4[先进封装拼装合体] D3 --> D4 D4 --> D5[废一颗只换一颗] D5 --> D6[良率高成本可控] C4 --> E[AI时代越来越走不通] D6 --> F[全球大厂与国产芯片的共同选择] ``` 左边是老路：一整块、全报废、成本爆炸；右边是新路：先拆、混搭、精拼、小步快跑。两条路线的岔路口，就是这两三年芯片行业最大的分水岭。 --- ## 四、和我有什么关系？ ### 对普通人 - **你手里的电子设备会更强更省电**：手机、电脑、游戏显卡的旗舰芯片，越来越多采用芯粒设计，性能上去、价格下来，红利最终落在消费者头上。 - **国产电子产品值得期待**：Chiplet让国产芯片有机会用成熟工艺逼近先进工艺的性能，未来几年国产服务器、PC芯片的性价比之争，这条路是关键筹码。 - **换个眼光看“拼装”**：过去觉得“单die大芯片才是真本事”，以后要知道——拼得好的大芯片，才是又强又划算的好芯片。 ### 对从业者 - **岗位结构在洗牌**：IC设计里，互连设计、封装协同设计、测试验证的比重上升；传统“全功能单芯片”的设计经验需要补课。 - **先进封装工程师是抢手货**：2.5D/3D封装产线在全球扩产，懂封装工艺、材料、可靠性的工程师缺口明显，这是半导体行业里门槛相对友好、需求却在猛涨的方向。 - **通信行业也别置身事外**：光模块正在走向光电共封装（CPO），本质就是光子芯片和电子芯片拼在一起——Chiplet思维正在杀进通信设备的心脏。 ### 对投资者 - **受益链条清晰**：先进封装厂、封装设备（比如高精度贴装键合机）厂商、封装基板材料商、芯粒互连IP公司，都是这条路线的直接受益者。 - **但要警惕两件事**：一是概念蹭热度，很多宣称“Chiplet概念”的公司实际业务沾边有限；二是技术落地周期长，产能和良率爬坡需要时间，短期股价波动和长期价值是两回事。 --- ## 五、一分钟总结 1. **Chiplet芯粒，就是把造不动的大芯片拆成小芯片，再用先进封装拼回去**——芯片界的乐高。 2. 它的四笔账：良率高、成本低、设计可复用、工艺可混搭。 3. 它火的四把火：AI算力饥渴、摩尔定律放缓、国产芯片突围、UCIe标准统一。 4. 核心技术在“拼”：芯粒间高速互连和先进封装，是成败关键。 5. 对普通人，它决定你未来电子设备的性价比；对从业者，先进封装是新风口；对投资者，盯紧封装产业链。 ### 小白现在能做的三件事 1. **转发收藏**这篇文章，下次刷到“芯粒”“先进封装”“CoWoS”新闻，你就是朋友圈里最懂的人； 2. **跟进一周**：在新闻App搜索“先进封装”或“Chiplet”，观察一周，你会惊讶这个词出现得有多频繁； 3. **职业探路**：如果你在半导体或通信行业，去招聘网站搜“先进封装工程师”“D2D互连”，看看这个风口给到的薪酬，再决定要不要上船。 --- ## 延伸阅读 1. **先进封装（2.5D/3D封装）**：Chiplet的“拼装车间”，没有它，芯粒就是一盘散沙——后续单开一篇细讲； 2. **UCIe互连标准**：芯粒世界的USB接口，决定这个生态能不能真正“即插即用”； 3. **CPO光电共封装**：把光子芯片和电子芯片拼在一起，通信人最该关注的Chiplet分支。 --- ## 参考来源 1. [Chiplet - Wikipedia](https://en.wikipedia.org/wiki/Chiplet) — 芯粒的定义、技术演进与产业格局综述 2. [芯粒 - 中文维基百科](https://zh.wikipedia.org/wiki/%E8%8A%AF%E7%B2%92) — 中文语境下的定义与国内产业进展 3. [UCIe Consortium 官网](https://www.uciexpress.org/) — 通用芯粒互连标准的官方成员名单与规范版本 4. [Synopsys: What is a Chiplet?](https://www.synopsys.com/glossary/what-is-a-chiplet.html) — EDA头部厂商对Chiplet技术与商业模式的技术解析 --- > 本文由「51学通信」技术团队出品。51学通信由通信行业18年老兵**爱卫生**（微信ID: gprshome201101）维护，聚焦5G/6G核心网、3GPP标准解读、通信前沿技术深度分析。 > 出版作品有《5G核心网原理与实践》《IMS原理与实践》等4本通信专业书籍。知识星球「51学通信」提供深度技术答疑和行业洞察。 > [!tip] 51学通信知识星球 > **星主：爱卫生**（微信：gprshome201101）——公众号「51学通信」创办者，19 年通信行业运维与讲师经验，著有《GPRS网络信令实例详解》《EPC原理与实践》《5G核心网原理与实践》三本纸质书（各大电商平台有售）。 > **星球定位**：深耕 5G 核心网、IMS、NFV/AI、云原生等 ICT 领域，主打运维岗位与信令分析。 > **当前规模**：5200 篇主题 / 990 个回答，198 元/年。 > **加入福利**：加入星球后请加爱卫生微信，拉您进知识星球年度陪伴与答疑群——不限量回复您的各种问题，另有群内分享。 > **AI 加持**：51学通信知识星球已作为 skill 接入 WorkBuddy，使用 deepseek-4-flash 在海量星球帖子中精准找贴、找视频、找 FAQ 和案例，做总结、找文档和 PPT 等场景全覆盖。