良率（Yield），说白了就是“及格率”——工厂一口气造出一百颗芯片，能通过全部考试、真正能装进手机卖钱的有几颗？这个比例就是良率。它是芯片行业里最藏利润、也最见生死的一个词。最近两年它频频上头条：AI 大战让全行业抢最先进的工艺，谁的良率先爬上去，谁就能大规模出货、把成本压到对手够不着的位置；谁爬不上去，产品发布再漂亮也只能画饼。理解了良率，你就拿到了读懂芯片价格、缺货、大厂暗战的钥匙。
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先用烤蛋糕打比方。你照着食谱烤了 100 个蛋糕，出炉一检查：8 个烤糊了、5 个塌了、2 个忘了放糖——能拿去卖钱的只有 85 个。85 ÷ 100 = 85%，这就是良率。蛋糕店老板真正关心的从来不是“我能不能烤出一个好蛋糕”，而是“我每一炉的及格率有多高”，因为这直接决定一块蛋糕的成本是 10 块还是 30 块。
芯片把这事儿做到了极致难度。一颗芯片的诞生要闯三道大关：
第一关：晶圆制造。 在一片直径 30 厘米（12 英寸）的硅晶圆上，用光刻机（可以理解成一台精度达到原子级别的“投影复印机”）把电路图案一层层印上去，前后要经过上千道工序，耗时约三个月。这期间哪怕空气里一粒灰尘落在关键位置、一次震动让图案偏移一纳米，都可能废掉一片甚至一片上的多颗芯片。
第二关：切割与晶圆测试（行话叫 CP 测试，Chip Probing）。 一片晶圆上密密麻麻排着几百上千颗“裸芯片”（行话叫 Die，读作“呆”，就是没穿外壳的芯片裸片）。机器用探针逐颗通电考试：算得对不对、漏不漏电、速度快不快。考不过的直接用墨点标记淘汰——注意，到这一步，良率这个词才真正开始显山露水。
第三关：封装与最终测试（行话叫 FT 测试，Final Test）。 合格的裸片穿上“外套”（封装），接出引脚，再做一轮终考，确保它装到电路板上也能正常干活。
所以严格说，良率是一串数字：晶圆良率（晶圆本身合格的比例）、裸片良率（切片后通过 CP 测试的比例）、封装良率、总良率。行业里日常吹牛或打架时说的“良率”，一般指裸片良率或综合良率。
它解决什么问题？一句话：把“造得出来”变成“造得起”。芯片的成本近似可以这么算：一颗裸片的成本 ≈ 整片晶圆的成本 ÷（这片晶圆上有多少颗裸片 × 良率）。良率是分母，分母越小，单价越贵。假设一片晶圆成本 2 万美元、上面有 500 颗裸片：良率 80% 时，每颗合格芯片摊到 50 美元；良率跌到 40% 呢？100 美元——同样的工厂、同样的图纸、同样的电费，仅仅因为及格率腰斩，成本直接翻倍。这就是为什么芯片厂愿意为“把良率从 60% 提到 90%”砸下几十亿美元。
还有一个反直觉的规律：芯片越大，良率越难看。还用蛋糕打比方：烤小纸杯蛋糕，一炉 100 个坏 5 个无所谓；烤一个占满整个烤盘的巨型蛋糕，只要有一处糊了，整块报废。芯片也一样——AI 加速器那种指甲盖大的“巨无霸”芯片，面积是手机芯片的十几二十倍，落在它身上的灰尘概率也大得多。这就是为什么“把一颗大芯片拆成几颗小芯片再拼起来”的思路近年大火（后面延伸阅读会讲），本质上就是在跟良率做交易。
良率不是新词，芯片厂盯着它盯了几十年。它最近两年反复冲上科技头条，背后是三股力量叠加：
第一，AI 让全行业挤进了“最窄的赛道”。 训练大模型需要的算力爆炸式增长，而能扛住这种算力的芯片，只能用最先进的制造工艺（2026 年这个赛道的名字叫“2 纳米级”）。据公开报道，台积电的 2 纳米级工艺（N2）、英特尔的 18A 工艺、三星的 2 纳米级工艺（SF2）都在这个窗口期密集量产爬坡，多家媒体在 2025 至 2026 年持续跟踪三家的良率进展，良率传闻甚至能直接影响股价单日涨跌。注意：各家的具体良率数字属于核心商业机密，外界流传的多为分析师估算或供应链传闻，看看就好，以官方口径为准——但一个共识是确定的：谁先把良率爬到大规模出货的水位，谁就吃下这一轮 AI 芯片订单的大头。
第二，AI 芯片的“大块头”体质把良率问题放大了。 前面说了，芯片越大良率越惨。AI 加速器恰恰是最大的那类芯片，而且它还有两个“良率黑洞”：一是 HBM 高带宽内存（把内存芯片像盖楼一样垂直堆叠起来，一层出问题整栋楼报废）；二是先进封装（把多个芯片拼装进一个模块，行话叫 CoWoS 之类的技术）。过去大家只盯晶圆厂的良率，现在封装厂的良率反而成了 AI 芯片产能的天花板——2025 年以来多家行业媒体报道过先进封装产能紧张、良率爬坡慢于晶圆工艺的情况。
第三，良率成了“新品发布会后的照妖镜”。 芯片公司发布会什么都敢吹：性能提升百分之几十、能效翻倍……但发布会不会告诉你良率多少。于是行业形成了一套“看良率定成败”的叙事：新工艺发布时良率往往只有百分之四五十甚至更低，要经过几个月到一年的“良率爬坡”（边量产边修问题）才能达到能赚钱的水平。爬坡快，新品按时放量、抢下订单；爬坡慢，轻则推迟上市，重则把整代产品让给对手。近年几大芯片厂的高层更迭和战略转向背后，都能看到良率爬坡快慢的影子（具体案例细节此处不展开，以免涉及未证实的传闻）。
一句话总结这波热度：AI 时代，良率不再是工厂里的技术指标，而是国家级产业竞争和万亿资本市场的焦点变量。
下面这张图，用一片晶圆的视角走一遍“从出厂到出货”的淘汰赛，你就彻底明白良率是怎么算出来的了：
flowchart TD
A[一片晶圆<br/>约14厘米直径] --> B[光刻等上千道工序<br/>历时约三个月]
B --> C[切割成几百颗裸片]
C --> D[CP测试<br/>逐颗通电考试]
D -->|有缺陷| E[淘汰报废]
D -->|通过| F[封装<br/>穿上外壳接出引脚]
F --> G[FT终测<br/>模拟真实工作环境]
G -->|不过关| E
G -->|通过| H[合格出货]
E --> I[良率 = 合格颗数<br/>÷ 总颗数]
H --> I
看懂这张图，你就掌握了三个关键认知：
（顺带说一句：图中“缺陷从哪来”本身就是一门大学问——空气中的尘埃、材料的原子级瑕疵、光刻对位的纳米级偏差、甚至设备震动，都会留下“暗伤”。芯片厂里有一整支“良率工程师”队伍，专职用大数据和电子显微镜给芯片“破案”。）
如果你是普通人： 良率藏在每一件电子产品的价格里。新手机、新显卡、AI 服务器芯片为什么首发总缺货、总要抢？因为初期良率低、产能爬不上去，能出货的合格芯片就那么多。良率爬得慢，产品可能涨价、减产甚至跳票；良率爬得快，你半年后就能买到更便宜的同款。另外，“良率”还是判断“某项新技术（比如新一代芯片）靠不靠谱”的火眼金睛——以后再看到厂商吹新工艺，先问一句：良率爬到多少了？能大规模出货吗？这一问，能帮你过滤掉大半营销泡沫。
如果你是从业者（或想入行）： 良率相关岗位是半导体行业里最“抗周期”的方向之一。晶圆厂的良率/缺陷工程师、良率数据分析工程师，以及为良率服务的检测设备（晶圆缺陷检查、量测）与软件方向，长期供不应求。这个领域的技能组合很讨巧：懂一点半导体工艺 + 会用数据工具（统计、机器学习）+ 有耐心像侦探一样排查问题。AI 时代它还有个新玩法——越来越多工厂用 AI 模型从检测图片里自动识别缺陷模式，懂 AI 的良率工程师正变得格外值钱。
如果你是投资者： 看芯片公司（尤其晶圆制造、存储、先进封装类）财报和新闻时，把“良率爬坡进度”当成第一关键词。良率决定毛利率的拐点：良率爬坡期利润难看很正常，但一旦跨过某个水位，利润率会陡峭改善——反之，良率迟迟不动，业绩再怎么讲故事也要多留个心眼。跟踪方法也简单：盯着大厂新一代工艺的“量产时间→出货放量→毛利率改善”三步节奏，良率就是串起这三步的那根线。
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